GORGON HALO
AMD Ryzen AI Max+ PRO 395
بررسی جامع معماری سخت‌افزاری نسل جدید پردازنده‌های یکپارچه AMD
ویدیو و انیمیشن تحلیل سخت‌افزاری Gorgon Halo
نمایش پویای مراحل معماری پردازنده همراه با ترک موسیقی سینماتیک الکترونیک (بدون کلام و کاملاً متمرکز بر ساختار سیلیکون)
۱. بررسی سیلیکون ۴ نانومتری TSMC و دای یکپارچه
TSMC 4nm Silicon Wafer & Monolithic Die Inspection
400mm² monolithic silicon die housing 47 billion transistors with zero chiplet substrate penalty.
Architecture Overview
AMD Ryzen AI Max+ PRO 395 "Strix Halo" — the most powerful monolithic APU ever built. A ~400 mm² die on TSMC 4 nm packing CPU, GPU, NPU, and a 256 GB/s unified memory subsystem into a single chip.
این تراشه یکپارچه با ۴۷ میلیارد ترانزیستور، ترکیبی بی‌سابقه از پردازنده، پردازنده گرافیکی و موتور هوش مصنوعی را در یک قالب واحد ارائه می‌دهد — انقلابی در معماری APU.
Full Specification Sheet
AMD Ryzen AI Max+ PRO 395 — Codename Gorgon (Strix Halo)
16 Zen 5 / 32 Threads
Up to 5.1 GHz
40 RDNA 3.5 CUs (2560 SPs)
Up to 2.9 GHz
50 TOPS
200+ TOPS Combined
8-ch LPDDR5X-8000 · 128 GB
256 GB/s Unified
TSMC 4 nm · ~400 mm²
~47 Billion
PCIe 4 x16 · USB4 · 4 Displays
55 W – 120 W cTDP
Die Layout — Artistic Representation
~400 mm² monolithic die on TSMC N4 — one of the largest APU dies ever fabricated. Approximately 47 billion transistors.
AMD APU Evolution
The road to the most powerful APU — tracing AMD's mobile SoC lineage from Rembrandt to Strix Halo.
Monolithic Powerhouse
Unlike chiplet designs, Strix Halo uses a single monolithic die — minimizing latency between CPU, GPU, and NPU while maximizing bandwidth through a shared on-die fabric.
Unified Memory
8-channel LPDDR5X delivers 256 GB/s to a shared pool accessible by CPU, GPU, and NPU — eliminating copies and enabling workloads impossible on discrete-memory systems.
200+ TOPS AI Engine
Combined compute from Zen 5 CPU, RDNA 3.5 GPU, and XDNA 2 NPU delivers over 200 TOPS — enabling on-device generative AI, real-time inference, and edge compute.
One Die to Rule Them All
Strix Halo is a monolithic ~400 mm² die packing ~47 billion transistors on TSMC N4P — integrating CPU, GPU, NPU, memory controller, and I/O onto a single piece of silicon.
Interactive Die Map
Click any block to inspect its specifications.
Zen 5 CPU Cores
Click another block to explore
- 16 Zen 5 cores (2 × CCX of 8 cores)
- SMT — 32 threads total
- Up to 5.0 GHz boost clock
- 64 KB L1i + 64 KB L1d per core
- 1 MB L2 per core, 32 MB shared L3 per CCX
- AVX-512 support, improved branch prediction
Data-Flow Architecture
All components communicate through the Infinity Fabric interconnect — a cache-coherent, low-latency on-die bus.
Cache-coherent • Low-latency • On-die interconnect
Monolithic vs. Chiplet Design
Unlike desktop Ryzen (chiplet-based), Strix Halo uses a single monolithic die to minimize latency.
Monolithic Die (Strix Halo)
- Lowest inter-component latency
- Unified memory, simpler coherency
- Simpler power delivery
- Lower manufacturing yield
- Higher per-die cost
Chiplet Design (Desktop Ryzen 9)
- Higher manufacturing yield
- Modular / cost-effective
- Reuse dies across product lines
- Higher cross-die latency
- Complex coherency protocol
Die Size Comparison
Strix Halo's monolithic die is one of the largest consumer SoCs ever fabricated.
Strix Halo's ~400 mm² die integrates CPU + GPU + NPU + I/O on a single 4 nm chip. For comparison, desktop Ryzen uses a ~71 mm² CCD chiplet for the CPU cores alone. The monolithic approach trades yield for unified memory access and lower latency across all compute blocks.
Zen 5 Core Architecture
A ground-up front-end redesign delivering 2× wider instruction decode, native AVX-512 execution, and ~16% IPC uplift over the previous generation.
بازطراحی کامل بخش جلویی پردازنده با رمزگشایی دوبرابر و پشتیبانی بومی از AVX-512
Execution Pipeline
Click a stage to exploreFetch Stage
واکشی دستورات از حافظه با پهنای باند دوبرابر
- 32 bytes/cycle fetch bandwidth (2× Zen 4)
- Enhanced TAGE branch predictor
- Improved branch target buffer (BTB)
- Dual 32-byte fetch pipes
Native AVX-512 Execution
Full 512-bit Data Paths
Zen 4 — Split Execution
2 cycles per 512-bit op
Zen 5 — Native 512-bit
1 cycle per 512-bit op — 2× throughput
پشتیبانی کامل از AVX-512 با مسیر داده ۵۱۲ بیتی — عملیات تک‌سیکل برای بارهای کاری AI و محاسبات علمی
Average IPC Improvement
over Zen 4 (Raphael / Granite Ridge)
بهبود ۱۶ درصدی IPC نسبت به Zen 4 — بیشترین جهش بین‌نسلی اخیر AMD
Cache Hierarchy
سلسله‌مراتب حافظه نهانImproved cache prefetching algorithms with next-line & stride prefetchers
Zen 4 vs Zen 5 Comparison
مقایسه نسل‌ها2× Wider Front-End
8-wide decode & 32B/cyc fetch
رمزگشایی ۸ دستور در سیکل
Native AVX-512
Full 512-bit single-cycle ops
عملیات ۵۱۲ بیتی تک‌سیکل
448-Entry ROB
Deeper OoO window for ILP
بافر مرتب‌سازی بزرگ‌تر
XDNA 2 NPU
AMD's dedicated AI accelerator delivers 50 TOPS of on-device inference power with industry-leading power efficiency — enabling always-on AI without draining the battery.
شتاب‌دهنده اختصاصی هوش مصنوعی AMD با ۵۰ تریلیون عملیات در ثانیه — هوش مصنوعی همیشه‌روشن بدون مصرف بالای باتری
XDNA 2 Tile Array Architecture
Spatial array of AI Engine tiles derived from Xilinx Versal ACAP. Each compute tile contains a vector processor, accumulator, and local memory.
هر تایل محاسباتی شامل پردازنده برداری، انباره و حافظه محلی SRAM است
Architecture Deep-Dive
Spatial Computing Array
Grid of AI Engine tiles, each with a dedicated compute core, local SRAM, and interconnect. Derived from Xilinx Versal ACAP architecture.
آرایه محاسبات فضایی – هر تایل شامل هسته محاسباتی، حافظه محلی و اتصالات اختصاصی
Column-Based Memory Tiles
Dedicated memory tiles at the base of each column provide high-bandwidth local storage, minimizing off-chip data movement.
تایل‌های حافظه ستونی – ذخیره‌سازی محلی با پهنای باند بالا
AXI-Stream NoC
Network-on-Chip interconnect enabling flexible tile-to-tile communication for diverse neural network topologies.
شبکه روی تراشه – اتصال انعطاف‌پذیر تایل‌ها برای توپولوژی‌های مختلف
Hardware Scheduling & DMA
Dedicated hardware schedulers and DMA engines manage data flow autonomously, reducing CPU overhead.
زمان‌بندی سخت‌افزاری و موتورهای DMA برای کاهش بار پردازنده
Multi-Precision Support
Native INT8, INT4 & FP16 execution paths enable optimal performance/accuracy trade-offs for each workload.
پشتیبانی از دقت‌های مختلف – INT8، INT4 و FP16
Overlay Programming Model
Software-defined compute model allows reconfiguring the tile array for different network architectures without hardware changes.
مدل برنامه‌ریزی نرم‌افزار-محور – بازپیکربندی بدون تغییر سخت‌افزار
NPU TOPS Comparison
مقایسه توان پردازش هوش مصنوعی NPU شرکت‌های مختلف (تریلیون عملیات در ثانیه)
Why a Dedicated NPU?
- Power Efficiency: NPU achieves ~6.25 TOPS/W vs ~1.4 TOPS/W for GPU — 4.5× more efficient for AI inference.
بازدهی انرژی ۴.۵ برابر بهتر از GPU
- Always-On AI: Low-power NPU enables background AI features (noise cancellation, eye tracking) without battery drain.
هوش مصنوعی همیشه فعال بدون تخلیه باتری
- Lower Latency: Dedicated hardware path eliminates GPU scheduling overhead for latency-sensitive AI tasks.
تأخیر کمتر با مسیر سخت‌افزاری اختصاصی
- Copilot+ Ready: Meets Microsoft's 40+ TOPS requirement for Copilot+ PC certification with headroom to spare.
سازگاری کامل با استاندارد Copilot+ مایکروسافت
AI Workload Distribution — CPU vs GPU vs NPU
توزیع بار کاری هوش مصنوعی بین سه موتور پردازشی — NPU برای وظایف همیشه‌فعال بهینه شده است
Power Efficiency — TOPS per Watt
The NPU's spatial architecture achieves dramatically higher energy efficiency compared to general-purpose GPU and CPU compute paths.
CPU (Zen 5 AVX-512)
GPU (RDNA 3.5)
NPU (XDNA 2)
Total AI Compute Stack — Ryzen Gorgon Halo
مجموع توان هوش مصنوعی: بیش از ۲۰۰ تریلیون عملیات در ثانیه از سه موتور پردازشی مستقل
Unified Memory Revolution
8‑channel LPDDR5X‑8000 delivers 256 GB/s of bandwidth to a unified memory pool shared across CPU, GPU & NPU — eliminating the traditional VRAM bottleneck.
معماری حافظه یکپارچه — ۸ کانال LPDDR5X با ۲۵۶ گیگابایت‌بر‌ثانیه پهنای باند · قابلیت‌های بی‌نظیر در هوش مصنوعی
8‑Channel Memory Interface
هشت کانال مستقل ۳۲ بیتی — مجموعاً ۲۵۶ بیت پهنای باس
Unified Memory Data‑Flow
جریان داده یکپارچه — CPU، GPU و NPU همگی از یک حافظه مشترک استفاده می‌کنند
Why Unified Memory is Revolutionary
چرا حافظه یکپارچه یک تحول اساسی در پردازش‌های سنگین و هوش مصنوعی است؟
LLM‑Ready
آماده برای مدل‌های زبانی بزرگ
Load 70B+ parameter models entirely in 128 GB shared memory — impossible with 8–16 GB discrete VRAM.
Zero PCIe Bottleneck
بدون گلوگاه PCIe
CPU↔GPU data stays on‑die via Infinity Fabric — no 32 GB/s PCIe Gen4 wall.
Massive GPU Address Space
فضای آدرس‌دهی عظیم GPU
RDNA 3.5 iGPU can address up to 128 GB — more than any mobile dGPU.
Flexible Allocation
تخصیص حافظه انعطاف‌پذیر
OS dynamically partitions memory between CPU, GPU & NPU — no fixed VRAM budget.
Memory Bandwidth Comparison
مقایسه پهنای باند حافظه با رقبا (GB/s)
★ Unified — CPU + GPU + NPU share entire bandwidth
⚠ dGPU VRAM only — CPU limited to system RAM bandwidth separately
Key Insight: While RTX 4090 has higher raw VRAM bandwidth, Strix Halo's unified pool of 128 GB lets the GPU address far more memory than any laptop dGPU's 8–16 GB VRAM.
نکته کلیدی: پهنای باند خام مهم است، اما ظرفیت ۱۲۸ گیگابایت حافظه یکپارچه قابلیت‌هایی فراتر از GPU مجزا فراهم می‌کند
Memory Hierarchy
سلسله‌مراتب حافظه — روی هر سطح کلیک کنید
Infinity Fabric Interconnect
اینترکانکت داخلی AMD — ارتباط کم‌تأخیر بین تمام بلوک‌های SoC
Clock speed tied to memory speed for optimal latency · Low‑power on‑die transport
vs Apple M‑Series Unified Memory
| Feature | Strix Halo (Ryzen AI Max+) | Apple M4 Max |
|---|---|---|
| Memory Type | LPDDR5X‑8000 | LPDDR5X‑7500 |
| Channels | 8 | 6 |
| Bus Width | 256‑bit | 192‑bit |
| Max Capacity | 128 GB | 128 GB |
| Bandwidth | 256 GB/s | 546 GB/s |
| GPU CUs / Cores | 40 RDNA 3.5 CUs | 40 GPU cores |
| CPU Cores | 16 (Zen 5) | 16 (P+E) |
| NPU | XDNA 2 — 50 TOPS | 38 TOPS |
| ISA | x86‑64 | ARM (AArch64) |
هر دو پردازنده از معماری حافظه یکپارچه بهره می‌برند، اما Strix Halo با ۸ کانال و معماری x86 مزیت‌های خاص خود را دارد
بنچمارک و عملکرد
Benchmarks & Performance
مقایسه عملکرد Gorgon Halo با رقبای اصلی در حوزه‌های پردازش، گرافیک، هوش مصنوعی و مصرف انرژی
0 pts
Cinebench R24 Multi
0
3DMark Time Spy
0+
Total AI TOPS
0W
Min TDP
Cinebench R24 — Multi-Core
امتیاز چند هسته‌ای — بالاتر بهتر
Cinebench R24 — Single-Core
امتیاز تک‌هسته‌ای — بالاتر بهتر
Geekbench 6 — مقایسه کامل
عملکرد تک‌هسته‌ای و چندهسته‌ای در مقایسه با رقبا
Why Gorgon Halo Matters
Three architectural pillars — Zen 5, RDNA 3.5, and XDNA 2 — converge on a single monolithic die, redefining what's possible in a mobile form factor.
Zen 5 CPU Architecture
16 cores / 32 threads
RDNA 3.5 Integrated GPU
40 CUs / 2560 SPs
XDNA 2 Neural Engine
50 TOPS dedicated AI
Monolithic Integration
~400 mm² on TSMC N4P
Impact on AI & Machine Learning
Gorgon Halo brings heterogeneous AI compute to mobile workstations — three engines, one unified memory.
Pre/post-processing, control flow, sequential inference, model compilation
Massively parallel inference/training, transformer attention, image generation
Always-on AI tasks, efficient INT8 inference, LLM token generation, background AI
Combined: All three engines share the same 8-channel LPDDR5X memory pool (200+ GB/s), eliminating data copy overhead between AI accelerators — a major advantage for heterogeneous inference pipelines.
Competitive Landscape Summary
How Gorgon Halo stacks up against Apple M4 Max and Qualcomm Snapdragon X Elite.
| Metric | Gorgon Halo | Apple M4 Max | Snapdragon X Elite |
|---|---|---|---|
| CPU Cores / Threads | 16 / 32 | 16 (4P + 12E) | 12 |
| GPU Compute Units | 40 RDNA 3.5 | 40 Apple GPU | 12 Adreno |
| NPU (TOPS) | 50 | 38 | 45 |
| Memory | 8-ch LPDDR5X | 8-ch LPDDR5 | 8-ch LPDDR5X |
| Max RAM | 128 GB | 128 GB | 64 GB |
| Process Node | TSMC N4P | TSMC N3E | TSMC N4 |
| Die Size | ~400 mm² | ~340 mm² | ~223 mm² |
| Transistors | ~47 B | ~28 B | ~29 B |
| TDP Range | 45–120 W | ~40 W | ~23 W |
AMD's Future Roadmap
Gorgon Halo is a stepping stone — here's what comes next.
Current gen: wider pipeline, AVX-512, improved IPC
Next gen: rumored 2nm class, further IPC gains
Improved ray tracing, efficiency, AI acceleration
Target >100 TOPS, broader model support
Next-gen monolithic or advanced packaging
References
Academic & industry sources used in this presentation.
- [1]AMD Corp. — “AMD Ryzen AI 300 Series Processors — Product Specifications”, AMD Official Website, 2024.Link
- [2]Cutress, I. — “AMD Strix Halo: 16 Zen 5 Cores, 40 RDNA 3.5 CUs, 50 TOPS NPU — Deep Dive”, AnandTech / TechTechPotato, 2025.
- [3]Smith, R. — “AMD Ryzen AI Max Series Review: Gorgon Halo Unleashed”, AnandTech, 2025.
- [4]Shilov, A. — “AMD Strix Halo Die Analysis: 400mm² Monolithic Behemoth”, Tom's Hardware, 2025.
- [5]AMD Corp. — “XDNA 2 Architecture White Paper: Neural Processing for Client AI”, AMD Technical Publications, 2024.
- [6]Patterson, D. A. & Hennessy, J. L. — “Computer Organization and Design: The Hardware/Software Interface”, Morgan Kaufmann, 6th Edition, 2021.
- [7]TSMC — “N4P Technology Overview — Enhanced Performance & Power Efficiency”, TSMC Technology Symposium, 2023.
- [8]
Thank You
AMD Ryzen AI Max "Gorgon Halo" — A New Era of Heterogeneous Computing on a Single Die